Signs ist ein Werkzeug für die Logiksynthese und Simulation von Gattern. Die Hauptfeatures sind Synthese von RTL-ähnlichen VHDL-Schaltungsbeschreibungen und ein dynamischer grafischer Netzlisten-Betrachter. Unterstützte Formate sind VHDL, ISCAS und in eingeschränkter Form BLIF, Verilog und EDIF-Netzlisten. Verschiedene Simulatoren für echte Werte und Fehler und ein kombinatorisches ATPG sind zum Testen von Schaltungen enthalten. Außer dem GUI-Modus hat Signs auch einen reinen Kommandozeilen-Modus und kann mit Skripten in JavaScript und Ruby beliebig gesteuert und erweitert werden. (non)