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Mo, 18. Juli 2016, 13:15

Hardware

Notizen vom RISC-V-Workshop

Eine beachtliche Gemeinschaft hat sich um die Architektur-Definition RISC-V gesammelt, die eine freie Spezifikation einer Prozessorfamilie bereitstellt. Auf einem Workshop in Cambridge wurden die aktuellen Entwicklungen vorgestellt.

RISC-V ist eine »Instruction Set Architecture« oder anders gesagt eine Spezifikation von Registern und Maschinenbefehlen, die einem Prozessor definieren. Bei RISC-V handelt es sich um eine wahlweise 32 oder 64-Bit-Architektur, die die fünfte Generation des originalen RISC-Designs darstellt. Obwohl RISC im akademischen Umfeld entwickelt wurde, beeinflusste es zahlreiche Prozessorfamilien wie SPARC, ARM, MIPS, Alpha, PowerPC, PA-RISC und Cray.

Ob dies auch RISC-V gelingen wird, bleibt abzuwarten. Noch gibt es keinen Prozessor, der RISC-V implementiert, allerdings arbeiten diverse Firmen und Organisationen an solchen. Ein Projekt hat sich vorgenommen, RISC-V in kostengünstigen integrierten Prozessoren (System-on-Chip, SoC) in Form von offener Hardware zu verwirklichen. Zudem gibt es Implementationen in Software, und auch Qemu ist zur Emulation von RISC-V in der Lage. Eine Version von GCC steht bereit, um RISC-V-Code zu erzeugen.

Insbesondere plant die lowRISC-Gruppe, mit einem als offene Hardware entwickelten Chip ein preisgünstiges Entwickler-Board herzustellen. Die Gruppe, der Leute aus dem universitären Umfeld, aber auch Google, OpenRISC, Raspberry-Pi-Mitgründer Robert Mullins und Hardware-Hacker Andrew Huang angehören, will bis Ende des Jahres das Design des SoC vollendet haben. Den Stand des Designs, Quellcode der bisher entwickelten Werkzeuge und die Linux-Portierung findet man auf der Github-Seite des Projekts.

Vor wenigen Tagen ging der vierte Workshop zu RISC-V zu Ende, über den die lowRISC-Gruppe nun berichtet. Demnach hatte der Workshop über 250 Teilnehmer. Es wurde zugesichert, dass RISC-V lizenzfrei und offen für alle bleiben wird. Das modulare RISC-V-Design wurde in verschiedener Hinsicht erweitert. Verschiedene Unternehmen haben begonnen, Prozessoren auf RISC-V-Basis zu entwickeln. Für eine Überraschung sorgte dabei sicherlich Nvidia, das bereits dabei ist, die zehn Jahre alte selbst entwickelte Falcon-Architektur durch RISC-V zu ersetzen.

Eine Analyse von Chris Celio kommt zu dem Schluss, dass RISC-V-Code kompakter und schneller als CISC-Code sein kann. Dafür müssen aber noch weitere Optimierungen, sowohl am Befehlssatz als auch am Compiler, vorgenommen werden. Eine zusätzliche Verbesserung dürfte der komprimierte Befehlssatz bringen, der als Erweiterung verfügbar ist.

Insgesamt gibt es vielfältige Aktivität um RISC-V. Debian arbeitet an einem RISC-V-Port, FreeBSD 11 wird ebenfalls RISC-V unterstützen. Yocto und Gentoo dürften folgen und dabei von den in die Gänge kommenden Portierungen der GNU-Tools, Clang/LLVM, GCC und Qemu profitieren. Wahrscheinlich wird RISC-V auch bald im offiziellen Linux-Kernel auftauchen, allerdings noch nicht in 4.7.

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