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Di, 10. Oktober 2017, 13:02

Hardware

Erster RISC-V-Prozessor mit vier Kernen vorgestellt

Das kalifornische Unternehmen SiFive hat den ersten Mehrkern-Prozessor auf Basis der offenen RISC-V-Architektur vorgestellt, der auf eingebettete Anwendungen hoher Komplexität abzielt.

Blockdiagramm des RISC-V-Prozessors U54-MC

SiFive

Blockdiagramm des RISC-V-Prozessors U54-MC

RISC-V ist eine »Instruction Set Architecture« oder anders gesagt eine Spezifikation von Registern und Maschinenbefehlen, die einem Prozessor definieren. Bei RISC-V handelt es sich um eine wahlweise 32 oder 64-Bit-Architektur, die die fünfte Generation des originalen RISC-Designs darstellt. Obwohl RISC im akademischen Umfeld entwickelt wurde, beeinflusste es zahlreiche Prozessorfamilien wie SPARC, ARM, MIPS, Alpha, PowerPC, PA-RISC und Cray. Die Besonderheit von RISC-V ist, dass es frei und offen ist und von einem Firmenkonsortium statt von einem einzelnen Unternehmen entwickelt wurde.

Die Realisierung von RISC-V in realen Produkten steckt noch in den Kinderschuhen. Das von den RISC-V-Initiatoren gegründete kalifornische Unternehmen SiFive hat aber bereits Prozessor-Designs auf Basis von RISC-V entwickelt. Diese waren bisher vorwiegend 32-bittig und auf den Markt der eingebetteten Systeme ausgerichtet, aber nicht für die Nutzung mit Linux gedacht. Einzelne integrierte System-on-Chips (SoCs) mit der RISC-V-CPU sind inzwischen verfügbar.

Wie ARM scheint auch SiFive mehr auf die Entwicklung von Designs fokussiert, die Fertigung realer Chips wird zumindest zum Teil Lizenznehmern überlassen. Das neueste Design ist nun der Coreplex U54MC, der erste 64-Bit-Prozessor mit vier Kernen in der RISC-V-Architektur. Der Prozessor soll mit ARM64 in anspruchsvollen eingebetteten Anwendungen konkurrieren, darunter Netzwerkgeräten und Systemen, die künstliche Intelligenz oder maschinelles Lernen nutzen.

Genau genommen handelt es sich um einen Fünfkerner, denn zu den vier U54-Rechenkernen kommt ein E51-Kern, der offenbar nur Überwachungsfunktionen übernimmt. Auch dieser Kern ist 64 Bit breit, sein Cache ist allerdings kleiner. Die U54-Kerne laufen normalerweise mit 1,5 GHz, haben jeweils 32 KiB Instruktions- und Datencache (L1) und einen gemeinsamen 2 MiB großen L2-Cache. Sie verfügen jeweils über 48 lokale Interrupts, zusätzlich ist ein Interrupt-Controller mit maximal 511 Interrupts integriert. Im Vergleich zu ARM soll U54MC mit einem zusätzlichen physischen Speicherschutz und besseren Echtzeitfähigkeiten punkten. Wie der Chip im Vergleich mit anderen Architekturen bei Leistung und Energieverbrauch abschneidet, wird man wohl erst nach der Verfügbarkeit der Chips sehen.

Laut SiFive ist der U54MC der erste voll Linux-kompatible RISC-V-Prozessor. Derweil ist der Code, der die Unterstützung der RISC-V-Architektur in den Linux-Kernel bringen soll, noch nicht offiziell und wird auch in Linux 4.14 noch fehlen. Auch Hardware gibt es noch nicht; Entwicklerboards sollen im ersten Quartal 2018 kommen. Es gibt allerdings bereits Implementationen in Software, und auch Qemu ist zur Emulation von RISC-V in der Lage. Eine Version von GCC steht bereit, um RISC-V-Code zu erzeugen.

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